Una vista desde la cumbre RISC-V

Hubo dos anuncios de Sistemas IAR En apoyo de establecer un ecosistema robusto para RISC-V. El primero fue con el proveedor de IP, SiFive, para colaborar en llevar el compilador y las herramientas de depuración anteriores al IP configurable del núcleo del procesador.

Se espera que la integración de herramientas e IP ayude a los desarrolladores a entregar productos y a aumentar la implementación de la arquitectura de conjuntos de instrucciones abiertos y libres (ISA).

Anders Holmberg, Director de estrategia de IAR Systems, dijo que el objetivo es ayudar a los desarrolladores a aumentar la productividad y centrarse en la innovación. "SiFive es líder en el IP comercial de RISC-V, y nuestra cadena de herramientas IAR Embedded Workbench es la cadena de herramientas más utilizada para crear aplicaciones integradas", dijo. El acento está en las herramientas de desarrollo y de silicio personalizadas escalables y eficientes para cumplir con las cargas de trabajo de cómputo.

IAR Embedded Workbench para RISC-V estará disponible a mediados de 2019. La cadena de herramientas afirma ofrecer "calidad, tamaño y velocidad de código líder", así como un depurador integrado con simulador y soporte de depuración de hardware.

La compañía de software también anunció una asociación con el proveedor de CPU IP, Andespara respaldar los núcleos RISC-V de la empresa, AndesCore N25 (F) / NX25 (F) y A25 / AX25, en IAR Embedded Workbench para RISC-V. La primera versión estará disponible a mediados de 2019. La extensión de la instrucción AndeStar V5 y las capacidades de personalización de la instrucción Andes Custom Extension (ACE) se combinarán con Workbench para maximizar la velocidad del código y minimizar el tamaño del código para los núcleos RISC-V.

Automatización y computación en tiempo real.

La última versión de su conjunto de herramientas y un nuevo núcleo EOSC-V optimizado para Linux y computación en tiempo real fueron anunciados por Codasip.

Su suite de herramientas Studio 8 permite a los desarrolladores escribir una descripción de alto nivel de un procesador y sintetiza automáticamente el diseño (en la imagen).

"A medida que la especificación RISC-V ISA evoluciona y agrega un número cada vez mayor de extensiones de arquitectura opcionales, se convierte en una metodología de diseño de procesador que permite una exploración arquitectónica rápida y una creación simplificada de RTL fácilmente implementable", observó Chris Jones, Vicepresidente de Marketing en Codasip. "Lo que se necesita es un lenguaje de descripción de procesador de alto nivel optimizado para RISC-V", agregó, presentando el conjunto de herramientas.

La descripción del procesador está escrita en CodAL, un lenguaje de descripción de la arquitectura, y luego se sintetizan automáticamente el RTL, el banco de pruebas, los modelos de plataforma virtual y el kit de desarrollo de software del procesador (compilador C / C ++, depurador, generador de perfiles) del diseño. La metodología reduce el tiempo empleado en mantener un kit de desarrollo de software (SDK) completo mediante el uso de un modelo de procesador de instrucción precisa (IA) en CodAL a Tiempo que de otro modo se requeriría para mantener un SDK completo y la implementación se reduce significativamente gracias a la metodología que utiliza un modelo de procesador de instrucción precisa (IA) en CodAL para la generación de SDK y un modelo de ciclo preciso para la implementación.

Las nuevas funcionalidades y características para el conjunto de herramientas de octava generación incluyen soporte para un depurador LLVM y OpenOCB, entornos de desarrollo integrado (IDE) Studio / CodeSpace basados ​​en Eclipse Oxygen y más consolas interactivas y mejoras en los conjuntos de pruebas y verificación para admitir el RISC definido por el usuario -V extensiones.

La compañía también presentó el procesador Bk7 de 64 bits, que se suma a la familia Bk. Tiene una tubería de siete etapas con predicción de bifurcación, unidad de administración de memoria completa (MMU) opcional con soporte de direccionamiento virtual para sistemas operativos como Linux, populares extensiones estándar RISC-V e interfaces externas estándar de la industria.

Es el procesador de mayor rendimiento de la empresa hasta la fecha y es personalizable para que los desarrolladores agreguen instrucciones, registros o interfaces.

El procesador Studio 8 y Bk7 estará generalmente disponible el primer trimestre de 2019, con acceso inmediato a clientes seleccionados de inmediato.

Microchip anunció que está agregando lo que cree que es la primera arquitectura RISC-V SoC FPGA de la industria a su ecosistema Mi-V. Los FPGA combinan los FPGA de Microsemiconductor PolarFire y un subsistema de microprocesador basado en el ISA RISC-V.

Antes de la cumbre, el Fundación Linux anunció su colaboración con la Fundación RISC-V para acelerar el desarrollo de código abierto y la adopción de la ISA RISC-V.